| Source DB | nl |
|---|
| Institution | UGent |
|---|
| Code | 1e7aef6e-a2c5-49e0-bf9a-6c92ca3dd1f9 |
|---|
| Unit | 16a28d37-6005-49e4-be1b-46b8c76f6640
|
|---|
| Begin | 11/1/2019 |
|---|
| End | 10/31/2021 |
|---|
| title fr |
|
|---|
| title nl | Architecturen met meerdere lussen en onderbemonsterende fase detectoren voor 128 GBd PAM4 klok- en dataherstelling
|
|---|
| title en | Multi-Loop and Subsampling Phase Detector Architectures for 128 GBd PAM4 Clock and Data Recovery
|
|---|
| Description fr |
|
|---|
| Description nl | Om de vraag naar hoger datadebiet in datacenter verbindingen te ondersteunen, zal de volgende Ethernet standaard (1.6 TbE) 8 kanalen bienden die elk 224 Gbps kunnen versturen. De benodigde elektronica is echter nog niet beschikbaar. Een van de cruciale bouwblokken is het klok- en dataherstelcircuit (CDR), dat een kloksignaal reconstrueerd om de ontvangen datastroom te bemonsteren op het optimale bemonsteringspunt.Dit project zal nieuw architecturen onderzoeken voor deze CDR circuits die de imperfecties van de gebruikte 4-niveau modulatieformaten kunnen weerstaan. De 4 niveaus zijn in het algemeen niet gelijk gespatieerd en hun loopsnelheid kan ook lichtjes verschillen. Om de data te herstellen, zal het signaal eerst gequantiseerd worden in 3 stromen. Hieruit wordt het signaal gereconstrueerd door een CDR die bestaat uit verschillende lussen. Dit zal het mogelijk maken om een trager klok signaal te verspreiden over de chip en de vertraging lokaal bij te stellen. Hoe de verschillende lussen interageren en ze zo optimaal mogelijk in te stellen maakt deel uit van dit onderzoek.Om het vermogenverbruik van de CDR te beperken, zal de fasenfout die gebruikt wordt om de klok bij te stellen onderbemonsterd worden. Deze techniek bleek zeer efficient voor 2-niveau signalen, maar is nog niet bestudeerd voor 4-niveau modulatie. Uiteindelijke kan onderbemonstering, het totale vermogen verbruik bijna halveren.Tot slot zullen deze technieken geintegreerd worden in een demonstrator chip.
|
|---|
| Description en | To support the increasing demands for higher data rates in datacenter interconnects, next generation Ethernet standard (1.6 TbE) foresees 8 lanes carrying 224 Gbps. The electronics to support these high data rates are yet to be developed. One of the critical building blocks in these transceivers is the clock and data recovery circuit (CDR), which reconstructs a clock signal to sample the incoming data stream at the most optimal point. This project will focus on new architectures for these CDRs that overcome imperfections of the used 4-level modulation format. Typically, the levels are unevenly spaced and delay variations occur between the levels due to linearity limitations. To recover the data, the signal will be first quantized before it is sampled. After quantization, the signal will be reconstructed using a multi-loop CDR architecture allowing distribution of a low speed clock and fine tune the delay locally to adjust the delay between the different levels. The effect on how these multiple loops interact, and how to control them to ensure optimal signal reception will be studied.To reduce the power consumption of the CDR, the phase error used to align the clocks will be subsampled. This technique was proven very effective for 2-level signals, but hasnU+2019t been studied for 4-level signaling. Eventually, subsampling can almost half the total power consumption of the CDR.In the end, these techniques will be validated by integrating them in a demonstrator chip.
|
|---|
| Qualifiers | - Data Recovery - dataherstelling - |
|---|
| Personal | Torfs Guy, Vandierendonck Achim, Bauwelinck Johan |
|---|
| Collaborations | |
|---|
